东芝记忆体株式会社利用PAM 4开发新型桥接晶片，提高固态硬碟的速度与容量

东京--(美国商业资讯)--记忆体解决方案全球领导者东芝记忆体株式会社(Toshiba Memory Corporation)今日宣布成功开发出一种可实现高速、高容量固态硬碟的桥接晶片。东芝利用所开发的佔用面积小、低功耗的桥接晶片，成功透过比无桥接晶片的传统方法更少的高速讯号线连接更多的快闪记忆体晶片。公司於2月20日在旧金山2019国际固态电路会议(ISSCC 2019)上宣布了这一成果。

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在固态硬碟中，多个快闪记忆体晶片与管理其执行的控制器相连。一旦与控制器介面相连的快闪记忆体晶片数量增加，其操作速度降低，因此限制了可连接的晶片的数量。为了提高容量，则需要增加介面数量，但这会造成需将大量的高速讯号线连接到控制器上，因此增加了实现在固态硬碟板上进行佈线的难度。

东芝利用所开发的可连接控制器与快闪记忆体晶片（图1）的桥接晶片解决了这一难题，并成功实现了叁项创新技术：菊轮鍊连接技术^*1，以环形方式连接控制器和多个桥接晶片；使用PAM 4^*2进行序列通讯；以及抖动^*3改进技术，可无需在桥接晶片中使用PLL电路^*4。採用这些技术，能够降低桥接晶片的开销，并且仅透过几条高速讯号线（图2）便能高速执行大量的快闪记忆体晶片。

桥接晶片和控制器的环形结构将桥接晶片所需的收发器数量从两对减少到一对，缩小了桥接晶片的面积。此外，在控制器与菊轮鍊式桥接晶片之间採用PAM 4序列通讯，可降低桥接晶片电路的执行速度，缓解它们所需承受的性能压力。新CDR^*5利用PAM 4的特点改进抖动性，因此无需在桥接晶片中使用PLL电路，同时有助於缩小晶片面积、降低功耗。

桥接晶片原型採用28nm CMOS製程製造，按照环形菊轮鍊形式将四个桥接晶片与控制器连接对其性能进行了评估。该评估证实了所有桥接晶片和控制器在25.6 Gbps的速度下均能实现良好的PAM 4通讯性能，而且也能够实现BER^*6低於10^-12。

接下来，东芝会进一步提升桥接晶片性能、缩小晶片面积和降低功耗，继续致力於开发工作，以实现前所未见的高速、大型存放区能力。

註
^*1 菊轮鍊：一种将多个晶片依序连接在一起的连接方式
^*2 PAM 4：4电平脉脉波振幅调变（包含4数值资料）
^*3 抖动：时鐘或讯号波形时域的波动
^*4 PLL：锁相环路（生成精确基準讯号的电路）
^*5 CDR：时脉资料回復（从已接收的讯号中回復资料和时脉的电路）
^*6 BER：位元错误率（值越低，性能越高）

关於东芝记忆体株式会社

作为记忆体解决方案全球领导者，东芝记忆体株式会社致力於快闪记忆体和SSD的开发、生产和销售。2018年6月，东芝记忆体株式会社被一家由Bain Capital领衔的产业财团收购。东芝记忆体株式会社开创性地开发出了一系列尖端的记忆体解决方案和服务，丰富了人们的生活并扩大了社会的视野。该公司创新的3D快闪记忆体技术BiCS FLASH™将对先进智慧手机、PC、SSD、汽车和资料中心等高密度应用领域记忆体的未来产生深远影响。有关东芝记忆体株式会社的更多详情，请造访：https://business.toshiba-memory.com/en-apac/top.html

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图1 使用桥接晶片连接（图片：美国商业资讯）

图2 桥接晶片带来的改进（图片：美国商业资讯）